Cadence物理和电气DFM解决方案提高飞思卡尔45纳米设计良率和上市时间

Cadence Litho Physical Analyzer Cadence设计系统公司(NASDAQ: CDNS)今天宣布,飞思卡尔半导体公司通过使用Cadence的“一次设计成功”预防、分析、实现和签收解决方案成功实现了45纳米网络设计流片,该解决方案能够帮助加快量产时间并提高可预见性。这一流程结合了业界领先的、基于模型的可制造性设计(DFM)预防、分析和签收,包括Cadence Litho Physical Analyzer (LPA)、Cadence Chemical-Mechanical Polishing Predictor (CCP)、Cadence Litho Electrical Analyzer (LEA)、Cadence QRC Extraction和通过Cadence Encounter®数字实现系统(EDI System)实现的基于模型的路由优化技术。与传统的DFM解决方案相比,这一无缝的方法能够显著加快周转时间(TAT),我们将其用于在特许半导体(Chartered Semiconductor Manufacturing)投片的设计中。

“对于使用先进工艺节点的高容量设计,我们相信它是实现芯片准确性分析和在光刻与化学机械抛光(CMP)等关键步骤中实现良品率的重要推动因素和差分因素,”飞思卡尔半导体公司DFM技术经理Kyle Patterson表示,“通过融入Cadence的先进DFM技术,无论在物理实现还是电气实现方面,我们都能够准确地预测可制造性问题并防止其出现,与传统DFM方法相比较,这一方法只需更少的时间。从根本上说,它使我们能够加快上市时间和量产时间。”

通过与飞思卡尔等领先半导体公司的合作,Cadence开发了一套业界最全面的DFM预防、分析和签收的设计方法学,支持在设计端进行优化,以减少可制造性风险。Cadence解决方案利用多核分布式处理的方法,能够无缝满足逐渐严苛的设计周期要求和45纳米、32纳米节点的数据库容量扩大要求,经过验证该方法能够提供近线性的可扩展性。另外,LEA是业界首个用于生产的电气DFM (eDFM)解决方案,它被领先的半导体公司广泛用于从90纳米到40纳米的工艺,并正在用于促进32纳米和28纳米变异意识(Variability-Aware)库的开发。

“我们的共同愿景是在设计阶段便准确地了解到模型可制造性影响并将其解决,” Chartered DFM服务部门高级经理Kuang-Kuo “K.K.” Lin博士表示,“通过与Cadence合作开发面向分析与数字实现的硅片准确型DFM模型,我们已经为飞思卡尔开发出了一套具有显著优势的DFM流程,能够加快设计周期的完成”

“45纳米和32纳米工艺的设计复杂性与紧缩的制造预算要求客户、代工厂和EDA合作伙伴之间进行早期的三方合作,飞思卡尔在这一复杂设计上的成功证明了当三方密切合作时能够实现多么好的成效,” Cadence设计系统公司数字实现解决方案部门总监David Desharnais表示,“我们很高兴看到我们经芯片产品考验的Encounter解决方案,使得飞思卡尔建立并确证了从单元库开始的,端到端的基于DFM意识考量的产品设计流程,我们期待继续深化合作,在未来实现更加先进的设计方法和最佳实践。”