FPGA Editor(三)——修改PLL的属性

经过漫长等待,终于编译完了,结果时序不满足。脾气再好,恐怕也有点上火。这时候,可能你想要降低些频率来迎合setup time,也可能想调整一点相位来迎合offset in。无论如何,先让时序过关跑一下。这个场合又是FPGA Editor出场的时刻了。

还是先在list栏找到PLL,选中并打开。
FPGA <wbr>Editor(三)鈥斺斝薷腜LL的属性
FPGA <wbr>Editor(三)鈥斺斝薷腜LL的属性 
PLL窗口的上半部分是PLL_ADV的IO,下边有部分属性,我们首先修改一下输出的时钟频率。影响输出频率的有三个因素:CLKFBOUT_MULT,DIVCLK_DIVIDE,以及CLKOUT对应的DIVIDE。输出频率=输入频率*CLKFBOUT_MULT/DIVCLK_DIVIDE/CLKOUT对应的DIVIDE。仔细看过下面的属性,除了DIVCLK_DIVIDE之外,并没有发现其他两个。
 
FPGA <wbr>Editor(三)鈥斺斝薷腜LL的属性 
其实,更多属性都在另外一个窗口中,单击按钮栏中的“F=”按钮。
FPGA <wbr>Editor(三)鈥斺斝薷腜LL的属性
 
FPGA <wbr>Editor(三)鈥斺斝薷腜LL的属性这下所有属性都找到了,按照需要自己修改,然后apply,然后保存,然后bitgen重新生成bit文件就可以了。
如果要修改相位也很简单,只要修改CLKOUTn_PHASE属性就可以了。
 
FPGA <wbr>Editor(三)鈥斺斝薷腜LL的属性