为什么电流镜结构的cmos电路所在支路电流一样,而不管电流输出负载?

问题:我是菜鸟,大三刚学模拟cmos集成电路设计,对于电流镜一直存在困惑,还忘大神点拨。就拿个简单的电流镜结构来说吧,如果两条支路有宽长比相同的且共源共栅pmos连接电源,pmos下有nmos(工作于饱和状态)接入输入信号,分析的时候电流相等就当做一已知条件了。那么问题来了,抛开nmos,如果pmos过驱动电压一样的话产生的电流也一样,这个我可以理解,但是pmos下还有nmos,且nmos栅控电压会有变化,nmos对所在支路电路电流不是也有影响吗?为何要忽略nmos对电流的影响而只分析pmos产生相同电流?

以下是知乎用户Yike回答:

看到我关注的好几个朋友都关注了这道题。我来简单答一下,希望有所帮助。

其实题主只要想明白一个事儿,剩下的问题就迎刃而解了。

这个问题就是:为什么处于饱和区的mos晶体管,其drain端电流不会随drain端电压的变化而变化。

不用去分析公式,这里做一个简单的类比来说清楚这个道理。

想像有人在直布罗陀海峡,也就是地中海和大西洋之间,建了一个大坝。隔开了两片大海。

这个大坝的高度可以调节。它可以长高来实现“关断”;也可以朝下缩,让两片海洋相连,实现“导通”。如下图所示,为关断状态的大坝。大坝的高度高于两边的水位,因此没有水流可以从大坝上面流过。

接下来是导通的大坝。大坝的高度比两边水位都低。因此水流可以从大坝上方流过。

很显然,水流的速度跟以下几个条件相关:

1. 大坝的宽度(图中未表示的第三个维度,z轴)。这就是说,大坝越宽,单位时间内流过的水流就会越多。

2. 大坝的长度(图中的x维度)。 大坝越长,那么水流应该越小。因为大坝上水平面的斜度会越低。

3. 大坝的深度。 大坝越深,则可以有更多的横截面积容水流通过,因此可以有更大的水流。

4. 也可以注意到,左右两边水面的高度差,也会决定水流的大小。很显然,如果右侧的水位更低一些,那么水流必然将会增大。

那么,假如右侧的水位一直不停降低呢?水流会一直增大吗?

答案是否定的。如果右侧的水位继续降低,降低到低于大坝高度的位置,那么水流的大小会开始趋于不变。这就是我们所谓的“饱和”

如下图所示

当右侧水位的高度低于大坝的高度之后,再继续降低其水位,将无助与增加水流的速度。

当右侧水位的高度低于大坝的高度之后,再继续降低其水位,将无助与增加水流的速度。

这是很显然的,水流会在大坝右上方达到其最低高度。之后,大坝上方的水流形状将保持恒定。电流也即随之恒定。

再降低水位,最终结果也就是这样:

“”

尼亚加拉大瀑布,图片来自百度百科尼亚加拉大瀑布,图片来自百度百科

是的,这就是电流源了。不管下边儿落差会有多高,上面就只提供这么大的电流。要更多要更少,都不行。上面做的这个类比,大坝就好比是MOSFET。 水位就好比电位。

在MOS出于线性区的时候。其下方有一条贯穿沟道的反型层。Source端电压和Drain端电压都能影响反型层的厚度,因此,流过gate下方沟道的电流不仅跟Vgs强相关,也跟Vgd(同时也跟Vds)强相关。而当MOS出于饱和区的时候,沟道下方的反型层的形状,只跟Vgs强相关了。靠近drain端不存在反型层。只有非常薄的一层耗尽层。(实在是太短,载流子都可以轻而易举地穿过)所以,这个时候Vds,同时也就是Vgd,变得不重要了。

在题主提到的问题里面,当上方的两个PMOS被连接成电流镜接法的时候,其中一个PMOS,drain和gate被短接在一起,必然是出于饱和区的。另外一个PMOS,只要处于饱和区,就可以有一样大小的电流。

当然,实际上,随着Vds的增加,沟道的有效宽度会减小一些。因为大多数Vds事实上都降落在了上文提到的那层耗尽层上。这里有一个PN结。我们知道,随着PN结上面反向的耐压增加,结的宽度要展宽。

所以当Vds增大的时候,结的宽度会展宽一些,剩下的有效沟道长度就会变短一点。因此沟道内的电场强度(跟沟道的长度是成反比的)就会增加,这样,会使得电流的大小增加一些。

为了改善这种情况,可以增加一级cascode PMOS来使得电流镜所镜像的电流更加稳定。

(文中水坝部分内容实际来自Tsvidis: MOS原理与建模 )同时感谢 @比尔刘 的支持。

来源:知乎