JESD204B新标准问世 电路路由/装置互连设计更简单

作者:Richard F. Zarr(德州仪器)
类比数位转换器(ADC)与数位类比转换器(DAC)自数位时代之初就存在,自70年代末期、80年代初期,德州仪器(TI)率先推出单晶片数位讯号处理器(DSP),提供工程师设计系统所需工具,轻易超越类比元件的效能。

早期资料转换器速率相对缓慢,并使用并联介面连接DSP或处理器,随著制程技术进步,资料转换器的速度及动态范围(位元数)也一并改善,因此需要更快、更宽的汇流排。

今日现代资料转换器中,十亿取样(Gigasample)的每秒转换率都远高于12位元,换算成汇流排传输速率,则超过每秒15亿位元组,故工程师使用印刷电路板连接DSP、处理器或现场可编程闸阵列(FPGA)时,都会面临挑战。系统内若有多个ADC或DAC,且类比输入或输出必须相位一致,则情况会更加复杂,并联汇流排必须与电子长度及确定性延迟相符,对配置更是场梦魇。

早在超高速资料转换器问世之前,业界便已意识到这项问题存在,因此推出序列化低电压差分讯号(LVDS)介面以降低互连数,这项介面排列并联汇流排后,提供LVDS位元时脉找回资料,但因为时脉与资料路径的关系,路由仍是项问题。

延续序列化概念 标准规范持续修正

不过在此方案下,单一封装与单一时脉内可包括多个资料转换器,至今仍有些应用借由这种方式减少针脚数,例如德仪的ADC3445在单一48针脚、8平方厘米的封装内,包含四个125-Msample/s、14位元ADC。

到了21世纪初,资料转换器速率的提升明显造成路由问题,美国电子工程设计发展联合协会(JEDEC)因此在2006年推出JESD204标准,延续序列化介面概念,使用3.125Gb/s连线速率,并采行编码及框架处理,免除额外资料时脉需求。原始标准仅提供单一通道,且欠缺校准方法,为了确保多部资料转换器的相位一致,需要共同的框架时脉。

2008年4月,JEDEC推出A修正版,为高吞吐量增加通道,但仍需共同框架时脉才能同步;2011年7月推出B修正版,提高线路速率至12.5Gb/s,并支援确定性延迟(对相位一致非常重要),以及资料转换器同步的内部方式。

定义实体介面 提供更大通道

JESD204B介面包含一项或多项高速、单向、电流模式逻辑(CML)差分对,载运资料转换器的资料称为「通道」。通道数量与序列化LVDS介面不同,无须与转换器数量相当,但与PCI Express同样为介面提供更大通道,这是一般改用JESD204B时常出现的误解。

其他三种针脚也很重要:装置时脉(DEVCLK)在早期修正版本称为「框架时脉」、系统参考讯号(SYSREF)、主动低同步针脚(/SYNC),依据装置模式不同,这些额外针脚可记录各项时间,如类比转换,以及资料在资料转换器与处理元件之间的移动(图1)。

字图1 多项JESD204B介面连接范例

资料转换器运用DEVCLK取得多项内部时脉讯号,例如「内部框架时脉」传输资料、「取样时脉」记录转换时间、「地方多重框架时脉」(LMFC)建立确定性延迟。SYSREF为相位参考讯号,在子类别内汲取LMFC(在子类别零或子类别二不使用);/SYNC讯号可用于各子类别资料传输同步,以及子类别二的LMFC相位参考。

确立资料格式 传输更稳定

相较于简易序列化LVDS介面,JESD204B使用的模型近似于网路协定或开放系统介面(OSI),其中每一层各有不同功能,编码端先后执行每一层的功能,接收端执行顺序则相反,以重建资料。

每一层发挥不同功能,让传输器与接收器资料通过更稳定,JESD204B标准共有传输、扰频(非必要,但建议使用)、资料连结、实体等四层。

传输层功能较复杂,将资料以8位元为单位分组,在传输侧每个讯框内包含多个8位元,而接收侧顺序则相反。对8位元资料转换器相当简单,但对于11位元资料转换器等其他元件则较为复杂,也会在串流内加入控制位元,向接收器沟通状态资讯(图2)。

字图2 在此案例中,传输层可连结各层对抗应,在串流内植入控制位元,向接收器沟通状态资讯。

非必要的扰频层可建立随机资料模式,将系统内杂讯与相关联讯号降至最低,借由固定多项式1 + X^14 + X^15,使用序列反馈移位暂存器及OR互斥闸,在编码与解码对称。这项简易的讯号频谱展开方式之下,只要自连结层接收两个8位元组后,接收器的去扰频器就会锁住,虽然这项功能并非必要,但相当有助于频谱纯净度。

资料连结层负责8b/10b编码,让8位元组与10位元标准符号之间转换,本层亦负责建立工作连结,包括讯框与通道校准,数项标准8b/10b符号为此预留,并监控连结体质。编码亦包括20%的开销惩罚,未来版本可能移往64/66b等更高阶的编码,以重拾介面内流失的频宽。

实体层纯粹为驱动器与接收器,移动位元与时脉资料复原(CDR)线路,实体介面运用交流电(AC)耦合CML驱动器与接收器,8b/10b编码提供直流电(DC)平均,并避免AC耦合时发生基线飘移;编码也为CDR提供足够的边缘过渡,在建立连结时迅速锁住资料。

总而言之,资料转换器与处理元件建立连结时,会使用这四层,并且稳定地从发送器传输资料控制器资料及控制资讯至接收器。

为达到向后相容,JEDEC建立「子类别」概念,让介面可应用于各种运作模式,子类别零是与A修正版相容的模式,但亦支援12.5Gb/s通道速率,这项模式与A修正版相同,支援多种同步资料转换器,但并不支援确定性延迟。

建立子类别 达到向后相容

资料转换器之间的延迟或许固定,但启动时仍会变化,所以系统设计人员必须提供解决方案,判断个别资料转换器的资料何时会抵达FPGA或处理器,而且此模式并未使用SYSREF。子类别一提供确定性延迟,以及内部多重装置同步,同时使用内部讯框、地方多重框架时脉及SYSREF时脉讯号。资料转换器与处理元件的符号序列传输时,使用内部框架时脉,而LMFC提供已知延迟的参考。

DEVCLK加上SYSREF讯号的相位决定内部框架时脉与LMFC,由于在此模式中,DEVCLK与SYSREF关系密切,SYSREF必须与装置时脉同步,进而限制配置,让两项讯号能够相符,不过因为子类别零之中的SYNC讯号,所以资料通道无须相符。

在子类别二之中,每项装置的内部框架时脉与LMFC相同,与子类别一无异,但此时需要SYNC讯号达到同步与确定性延迟,在本模式中,SYNC讯号的相位可校准内部框架时脉与LMFC,且必须与DEVCLK达到源同步。由于DEVCLK及/SYNC的时间需求严格,这项模式并不推荐用于极高取样速率。

介绍完基本知识后,接著说明如何相连,让类比讯号抵达或离开处理元件。资料转换开始前,必须先建立多项速率,许多工程师也在此迟疑,因为这项介面的组成选项众多,使用FPGA建立JESD204B介面也相当复杂。

建立连接以控制类比讯号

首先得建立资料转换器与处理元件的连结,必须确立低态有效讯号/SYNC(输入至发送器侧),发送器介面即可开始传送K28.5 comma符号,让接收器CDR可相位锁定位元流,并找到资料流的字元边界。若连结包括多条通道,并在子类别零之中运作,/SYNC讯号必须混合后,同时送至发送器,子类别一与子类别二则无此要求。

达成代码组同步(CGS)后,/SYNC即可停止启动,在下一项非K28.5符号中,接收器就会校准讯框边界,也启动初始通道同步(ILA)序列,校准多条通道。即便具备扰频功能,这项序列也不受影响。ILA在传输器侧传输资料,长度为四项多重讯框,多重讯框以K28.0符号为起点(子序列起点),并以K28.3符号为终点(通道校准子元)(图3)。

字图3 接收器讯框边界校准完成后,会触发JESD204B最初通道同步。

四项多重讯框传输完成后,就会启动扰频,将用户资料传输至接收器,建议可善用许多资讯转换器或FPGA JESD204B IP区块内建的诊断功能,许多都包含既有模式的传输选项,如斜波、正弦波等,此模式常使用资料转换器的完整动态范围,以模拟实际转换后的资料。

也可以在传输层的资料转换器测试模式中,植入预决定的8位元组模式,比除错测试模式简单。开机时,若使用逻辑分析工具或FPGA编码监控通道流量,记得关闭扰频,让模式更容易显现。

JESD204B标准远比本文介绍内容复杂许多,若不熟悉如何运作,本文或能提供介面建置部分见解,随著资料转换器速度提升,这项标准必将持续拓展,也增加吞吐量,满足使用这项介面的资料转换器复杂度及控制需求。

来源:新通讯

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