【中文配音】如何在 Vivado 中实现设计

观看视频了解什么是设计实现,其在RTL 到比特流的设计流程中所适用的地方。视频内容主要包括配置实现与策略,运行时实现,结果检查,最后还有一些实现命令及选项参数的介绍和描述。

赛灵思宣布推出 Spartan-7 FPGA 系列

赛灵思宣布推出 Spartan-7 FPGA 系列 为成本敏感型应用而设计的灵活的I/O 密集型器件
赛灵思公司今天宣布为成本敏感型应用推出灵活的 I/O 密集型器件——Spartan®-7 FPGA系列。该新型系列器件可满足汽车、消费类电子、工业物联网、数据中心、有线/无线通信和便携式医疗解决方案等多种不同市场领域的连接需求。

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Vivado使用误区与进阶——如何读懂用好 Timing Report?

《XDC约束技巧》系列中讨论了XDC约束的设置方法、约束思路和一些容易混淆的地方。我们提到过 约束是为了设计服务,写入Vivado中的XDC实际上就是用户设定的目标 ,Vivado对FPGA设计的实现过程必须以满足XDC中的约束为目标来进行。那么:

  • 如何验证实现后的设计有没有满足时序要求?
  • 如何在开始布局布线前判断某些约束有没有成功设置?
  • 如何验证约束的优先级?
  • 这些都需要用到Vivado中的静态时序分析工具。所以让我们来从如何读懂和用好Timing Report开始吧。

    静态时序分析

    静态时序分析( Static Timing Analysis)简称STA,采用穷尽的分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误并报告。

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    Vivado使用误区与进阶——在Vivado中实现ECO功能

    作者:Ally Zhou,Xilinx工具与方法学应用专家

    关于Tcl在Vivado中的应用文章从Tcl的基本语法和在Vivado中的应用展开,继上篇《用Tcl定制Vivado设计实现流程》介绍了如何扩展甚至是定制FPGA设计实现流程后,引出了一个更细节的应用场景:如何利用Tcl在已完成布局布线的设计上对网表或是布局布线进行局部编辑,从而在最短时间内,以最小的代价完成个别的设计改动需求。

    什么是ECO

    ECO指的是Engineering Change Order,即工程变更指令。目的是为了在设计的后期,快速灵活地做小范围修改,从而尽可能的保持已经验证的功能和时序。ECO的叫法算是从IC设计领域继承而来,其应用在FPGA设计上尚属首次,但这种做法其实在以往的FPGA设计上已被广泛采用。简单来说,ECO便相当于ISE上的FPGA Editor。

    但与FPGA Editor不同,Vivado中的ECO并不是一个独立的界面或是一些特定的命令,要实现不同的ECO功能需要使用不同的方式。

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    创新网赛灵思中文社区活动,开奖了!

    各位朋友:

    创新网赛灵思中文社区“Vivado高效设计案例分享大赛”活动自2013年10月28日举办以来,得到很多朋友的热心支持。社区分享了很多有关Vivado、FPGA方面的设计技巧资料。根据发布博文的质量和数量及专家点评,评选出如下获奖者:

    Vivado高效设计案例分享大赛获奖名单

    获奖的朋友请在近期将您的详细邮寄地址、真实姓名、联系电话发送到 service@eetrend.com 我们将尽快安排邮寄奖品!谢谢大家的支持,欢迎大家继续参加我们未来的活动!

    位朋友:

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    视频:Vivado IP Integrator 高级用户技巧

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    本视频向您演示了Vivado IP Integrator的一些高级用户技巧(Tips),包括可选的自动缩放和自动选择,在对话框中自动选择对象,创建层次结构,为对话框添加注释,使用层(layer)以及更改界面默认颜色等等

    视频:Vivado中的“部分重配置”介绍

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    通过本视频,您将了解到Xilinx 7系列器件的部分重配置功能是如何使客户在保持其他设计正常运行的情况下,动态地重新配置、修改其余部分设计的。视频通过对Vivado设计套件的设计流程的介绍向您演示了Vivado的“部分重配置”解决方案的介绍,包括有功能介绍、优势、以及设计。

    视频: Vivado DRC(设计规则检查)概述

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    通过本视频了解Vivado 2013.3中的DRC(设计规则检查),以及如何在设计约束中检查问题;如何识别出性能瓶颈以及“methodology_checks" 和 "timing_checks"两个命令的使用方法。

    【中文视频】:Vivado UltraFast 设计方法

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    由赛灵思资深专家为您带来Vivado UltraFast设计方法的教程,50分钟的课程帮助您全面掌握全新“UltraFast”设计方法是如何加速您的设计、让您的设计周期变得更精准可预测。这个培训将会深度介绍适于Xililnx 可编程门阵列的HDL代码风格, 产生和验证时序约束的正确方法, 和如何利用分析和布局规划工具分配时钟和管脚,产生物理约束以达到最大设计性能. 对于初次从事FPGA设计或使用Vivado软件的工程师, 我们推荐观看这个录像。

    Vivado高效设计案例分享大赛正式启动!马上参加赢取苹果iPad Air等酷炫奖品!

    Vivado高效设计案例分享大赛

    自2012年4月赛灵思推出划时代的Vivado设计套件以后,FPGA设计效率达大大提升! Vivado设计提供全新构建的SoC 增强型、以 IP 和系统为中心的下一代开发环境,以解决系统级集成和生产力瓶颈为目标,在总体生产力、使用简易性和系统级集成能力方面领先一代。目前,Vivado设计套件已经推出一年多,很多人已经享受到这一高效设计工具带来的便利,为了让更多人了解Vivado设计套件给设计者带来的便利和生产力提升,赛灵思与电子创新网联合推出“Vivado高效设计案例分享大赛”活动,通过网友的亲身分享设计案例,让更多人了解Vivado学习Vivado,分享带来进步,分享更带来快乐!参与分享的同学更有机会赢取包括最新苹果iPad Air、iPad mini和Kindle fire在内的精美奖品!还犹豫什么?立即报名参赛吧!我们会从报名同学中抽取10名幸运者,分别送出LX9开发板、FPGA开发书籍等奖品!报名地址: http://survey.eetrend.com/864 大赛专题页面 http://www.eetrend.com/column/100047987

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    Vivado高效设计案例分享大赛----使用VIVADO对7系列FPGA的高效设计心得

    Vivado高效设计案例分享大赛---21...Vivado使用的一些小技巧1-4

    Vivado高效设计案例分享大赛---20..对比一段运算密集的算法

    跨时钟域处理 -- Vivado高效设计案例分享大赛

    Timing Constraints in Vivado -- 14. XDC编辑器的使用 (Vivado高效设计案例分享)

    Vivado有哪些方面的提升?--Vivado高效设计案例分享

    布局布线时间减少近70%---Vivado在复杂FPGA设计中大显身手

    Vivado高效设计案例分享大赛---19 暨 MicroZed测评15-使用XADC

    Timing Constraints in Vivado -- 13. False Paths (Vivado高效设计案例分享)

    Timing Constraints in Vivado -- 12. Multicycle Paths Constraints Instance II (Vivado高效设计案例分享)

    Vivado高效设计案例分享大赛---18.. 从模型到IP

    Vivado高效设计案例分享大赛---17.从Vivado HLS到System Generator

    Vivado高效设计案例分享大赛---16. Vivado HLS与System Generator:联系与区别

    Timing Constrains in Vivado -- 11. Multicycle Paths Constraints Instance (Vivado高效设计案例分享)

    Vivado中的功耗优化 -- Vivado高效设计案例分享

    Vivado高效设计案例分享大赛---15. Vivado与多核/多线程处理

    低功耗设计 -- Vivado高效设计案例分享大赛

    Vivado高效设计案例分享大赛---14. 体验HLS的高效

    FPGA功耗的那些事儿 -- Vivado高效设计案例分享

    “Vivado使用分享--怎么样抓取信号波形!_2---Vivado高效设计案例分享”

    “Vivado高效设计案例分享”建议大家在开发7系列的FPGA时,使用Vivado

    (Vivado高效设计案例分享)关于"Vivado高效设计案例分享"的博客文章的读后感

    Timing Constrains in Vivado -- 10. Multicycle Paths (Vivado高效设计案例分享)

    “Vivado使用分享--怎么样抓取信号波形!---Vivado高效设计案例分享”

    Vivado高效设计案例分享大赛---13. 运行多个综合策略

    Vivado高效设计案例分享大赛---12. 说一说Vivado和ISE的关系

    Vivado高效设计案例分享大赛---11. 自由灵活定制的开发布局

    Vivado高效设计案例分享大赛---10. 体验基于模型的设计思想-让设计效率提高数百倍

    Timing Constraints in Vivado -- 9. Output Delay 

    Timing Constrains in Vivado -- 8. Constraining Ouput Delay (Vivado高效设计案例分享)

    Timing Constrains in Vivado -- 7. Input Delay Constraints Instance II (Vivado高效设计案例分享)

    Timing Constrains in Vivado -- 6. Input Delay Constraints Instance (Vivado高效设计案例分享)

    Timing Constraints in Vivado -- 5. Constraining Input Delay(Vivado高效设计案例分享大赛)

    Vivado高效设计案例分享大赛---9. 轻松创建自己的IP

    Vivado高效设计案例分享大赛---8. PS与PL结合的硬件调试

    Timing Constrains in Vivado -- 4. Clock Groups (Vivado高效设计案例分享)

    Vivado高效设计案例分享大赛---7. XPS去哪儿了

    Timing Constrains in Vivado -- 3. Define Clocks (Vivado高效设计案例分享)

    Timing Constraints in Vivado -- 2. Timing Basics(Vivado高效设计案例分享大赛)

    Vivado高效设计案例分享大赛---6轻松调用ILA与关联信号

    Vivado高效设计案例分享大赛---5 暨 MicroZed测评14-在PL中打包PS:由PS向PL提供时钟信号

    Timing Constrains in Vivado -- 1. UCF to XDC (Vivado高效设计案例分享)

    Vivado高效设计案例分享大赛---4 体验全新高效的分析、综合与实现技术

    Vivado高效设计案例分享大赛---3轻松快捷地管理硬件

    Vivado高效设计案例分享大赛---2使用Vivado 自带的高效仿真器

    Vivado之嵌入式系统设计一---Vivado高效设计案例分享

    BRAM和DSP间的纠缠(二) --- Vivado高效设计案例分享大赛

    Vivado高效设计案例分享大赛---1. 实现一个PI调节器

    BRAM和DSP间的纠缠(一) ---Vivado高效设计案例分享

    Vivado 2013.3安装指南——Vivado高效设计案例分享大赛

    Vivado使用体验---Vivado高效设计案例分享大赛

     

    精彩视频

    大赛评选办法

    • 本次大赛活动持续3个月,从10月28日正式启动,2014年1月28日结束。
    • 本次比赛评选针对个人,所以每人发表的博文会多篇累计评奖,按分数高低决定名次。
    • 评选办法为专家评选+读者评选相结合的方式,电子创新网聘请的专家将对每个作品打分,然后综合每位参赛选手参赛期间所有作品的点击率和评论汇总出每个选手的综合分数,以分数高低评出获奖者。
    • 活动结束后评选出10名获奖者,在赛灵思中文社区公布获奖名单

    活动详情

    • 活动规则
      1. 参赛人员身份不限,除了赛灵思公司员工外所有赛灵思产品使用者都可以参与。
      2. 参赛作品可以博文、图片、视频、音频形式发表,发布网站为赛灵思中文社区xilinx.eetrend.com ),也可以电子档形式发送给编辑部由编辑上载发布,接收邮箱为 service@eetrend.com ,参赛作品请注明“Vivado高效设计案例分享大赛”作品字样。
      3. 所有参赛作品必须是作者自己原创,如有发现为抄袭行为即取消评奖资格;
      4. 参赛作品内容围绕Vivado设计套件使用,突出设计效率的提升,性能的提高、降低功耗, 加速实现, 提升集成能力等Vivado设计套件使用心得体会及经验等, 同时也可以详细分享实现这些成就过程中的FPGA应用开发技巧、疑难问题解决、设计感悟及创新应用等等。
      5. 参赛文字作品字数为500字以上,如有需要请配备清晰图表;音视频作品在5分钟以内。
      6. 参赛作品标题建议格式:
        • “Vivado让我的XX设计提高了XX倍!---Vivado高效设计案例分享”
        • “Vivado让我的设计XX提高了XX倍!---Vivado高效设计案例分享”
        • “Vivado让我的设计功耗(/成本)降低了/减少了X 小时(/时间)!---Vivado高效设计案例分享”
    • 大赛评选办法
      1. 本次大赛活动持续3个月,从10月28日正式启动,2014年1月28日结束。
      2. 本次比赛评选针对个人,所以每人发表的博文会多篇累计评奖,按分数高低决定名次。
      3. 评选办法为专家评选+读者评选相结合的方式,电子创新网聘请的专家将对每个作品打分,然后综合每位参赛选手参赛期间所有作品的点击率和评论汇总出每个选手的综合分数,以分数高低评出获奖者。
      4. 活动结束后评选出10名获奖者,在赛灵思中文社区公布获奖名单
    • 奖品设置:
      • 一等奖1名,奖品是iPad Air一台
      • 二等奖2名,iPad mini两台
      • 三等奖3名 亚马逊Kindle Fire3台 优秀奖若干名
      • 奖励移动电源一台

    • 报名截止时间2014年1月28日

    马上报名

    Xilinx Vivado设计套件加速集成系统级设计

    Vivado设计套件加速集成系统级设计Vivado设计套件加速集成系统级设计业界首款SoC级增强型设计套件的最新版本提供了IP 集成器(IP Integrator)和高层次综合等增强功能

    赛灵思公司(Xilinx, Inc. (NASDAQ:XLNX) )今天宣布, 其业界首款可编程SoC级增强型Vivado™设计套件的最新版本在生产力方面进行了两大改进。Vivado设计套件2013.1版本新增了一款以IP为中心的设计环境,用以加速系统集成;而其提供的一套完整数据库,则可加速C/C++系统级设计和高层次综合(HLS)。

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    赛灵思推出多项20nm第一继续保持领先一代优势

    赛灵思推出多项20nm第一赛灵思推出多项20nm第一第一个20nm设计工具、第一个产品流片,以及第一批10家20nm客户合作
    All Programmable技术和器件的全球领先企业赛灵思公司(Xilinx, Inc. (NASDAQ:XLNX) )今天宣布下一代20nm All Programmable器件推出的三大里程碑事件。赛灵思20nm产品系列建立在其业经验证的28nm突破性技术基础之上,在系统性能、低功耗和可编程系统集成方面拥有着领先一代的优势。其20nm产品系列不仅能满足下一代各种各样系统的广泛需求,而且还可为ASIC与ASSP提供极具吸引力的可编程替代方案。

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    视频:在Vivado HLS设计中定义AXI4接口

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    本视频将向您展示如何通过选择合适的IO端口协议和AXI4资源,在Vivado HLS C或者C++设计中创建AXI4接口。视频内容包括从C或C++创建RTL IO端口和AXI4接口综合的过程介绍、Vivado HLS GUI中如何添加优化指令。

    视频:如何在System Generator For DSP中创建Vivado HLS模块

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    该视频向您演示所有您需要掌握的导出RTL相关的功能,包括器件与注册码支持,System Generator for DSP中IP模块的设计要求,其他可用的导出格式以及如何在Vivado HLS中启动RTL仿真来评估Vivado HLS设计。视频结尾将为您总结Vivado HLS模块是如何应用到您的System Generator for DSP设计中的。

    视频:使用Vivado IP目录打包VIvado HLS IP

    公司关联信息: 

    了解如何使用Vivado IP目录打包您的Vivado HLS IP。该视频向您演示了所有您需要掌握的导出RTL的功能,包括器件与注册码支持,其他可用的格式以及如何在Vivado HLS中启用RTL综合来评估Vivado HLS设计。视频结束将向您演示如何将Vivado HLS IP加入Vivado IP目录。